Introduzione al Systemverilog

Recensioni dei lettori

Il libro è riconosciuto come un riferimento completo per SystemVerilog, adatto sia per l'insegnamento che per l'applicazione pratica, ma soffre di problemi di organizzazione, mancanza di un contesto fondamentale e scarsità di esempi pratici.

⬤ Copertura completa di SystemVerilog
⬤ eccellente materiale di riferimento
⬤ buono per l'insegnamento
⬤ facile da capire
⬤ contiene esempi utili
⬤ adatto sia ai principianti che agli ingegneri esperti.

⬤ Scarsa organizzazione
⬤ manca di spiegazioni fondamentali
⬤ sembra una raccolta di appunti
⬤ molti errori di battitura e formattazione incoerente
⬤ esempi pratici di implementazione insufficienti.

(basato su 7 recensioni dei lettori)

Titolo originale:

Introduction to Systemverilog

Contenuto del libro:

Questo libro fornisce una guida pratica e orientata all'applicazione dell'intero linguaggio SystemVerilog, standard 1800 dell'IEEE. I lettori trarranno vantaggio dall'approccio graduale all'apprendimento del linguaggio e delle sfumature metodologiche, che consentirà loro di progettare e verificare chip ASIC/SoC e CPU complessi. L'autore copre l'intero spettro del linguaggio, compresi i vincoli casuali, le asserzioni SystemVerilog, la copertura funzionale, le classi, i checker, le interfacce e i tipi di dati, tra le altre caratteristiche del linguaggio. Scritto da un utente finale esperto e professionale di progetti ASIC/SoC/CPU e FPGA, questo libro spiega ogni concetto con esempi di facile comprensione, registri di simulazione e applicazioni derivate da progetti reali. I lettori saranno in grado di affrontare il complesso compito di progettare ASIC con milioni di gate.

⬤ Fornisce una copertura completa dell'intero linguaggio SystemVerilog, standard IEEE;

⬤ Copre argomenti importanti come la verifica casuale vincolata, la classe SystemVerilog, le asserzioni, la copertura funzionale, i tipi di dati, i verificatori, le interfacce, i processi e le procedure, oltre ad altre caratteristiche del linguaggio;

⬤ Utilizza esempi e registri di simulazione di facile comprensione; gli esempi sono simulabili e saranno forniti online;

⬤ Scritto da un utente finale esperto e professionale di progetti ASIC/SoC/CPU e FPGA.

Si tratta di un'opera piuttosto completa. Deve essere stato necessario molto tempo per scriverla. Mi piace molto il fatto che l'autore abbia smontato ogni costrutto di SystemVerilog e ne parli in modo molto dettagliato, includendo codice di esempio e registri di simulazione. Ad esempio, c'è un capitolo dedicato agli array e un altro dedicato alle code: un'ottima cosa!

Il Language Reference Manual (LRM) è piuttosto denso e difficile da usare come testo per l'apprendimento del linguaggio. Questo libro spiega la semantica a un livello di dettaglio che non è possibile in un LRM. Questo è il punto di forza del libro. Sarà un libro eccellente per gli utenti alle prime armi e un utile riferimento per i programmatori esperti.

Mark Glasser.

Cerebras Systems.