Asserzioni di sistema Verilog e copertura funzionale: Guida al linguaggio, alla metodologia e alle applicazioni

Recensioni dei lettori

Il libro è molto apprezzato per la sua chiarezza e l'approccio pratico alle asserzioni di SystemVerilog (SVA), che lo rendono una risorsa preziosa sia per i principianti che per gli utenti esperti. Contiene concetti, esempi e diagrammi ben spiegati che semplificano le complessità di SVA. Tuttavia, è stato notato che contiene alcune imprecisioni e che il prezzo elevato e i problemi di rilegatura sono stati segnalati come svantaggi.

⬤ Facile da capire e ben scritto
⬤ include applicazioni pratiche, esempi e registri di simulazione
⬤ efficace per rinfrescare rapidamente le basi della SVA
⬤ eccellente riferimento per le attività quotidiane di verifica dei progetti.

⬤ Contiene alcune informazioni imprecise
⬤ prezzo elevato
⬤ potenziali problemi di rilegatura con l'edizione con copertina rigida.

(basato su 6 recensioni dei lettori)

Titolo originale:

System Verilog Assertions and Functional Coverage: Guide to Language, Methodology and Applications

Contenuto del libro:

Questo libro fornisce una guida pratica e orientata all'applicazione del linguaggio e della metodologia delle asserzioni e della copertura funzionale di SystemVerilog. I lettori trarranno vantaggio dall'approccio graduale all'apprendimento delle sfumature del linguaggio e della metodologia delle asserzioni e della copertura funzionale di SystemVerilog, che consentirà loro di scoprire bug nascosti e difficili da trovare, di puntare direttamente all'origine del bug, di fornire un modo pulito e semplice per modellare verifiche di temporizzazione complesse e di rispondere obiettivamente alla domanda "abbiamo verificato tutto dal punto di vista funzionale". Scritto da un utente finale professionista della progettazione e della verifica di ASIC/SoC/CPU e FPGA, questo libro spiega ogni concetto con esempi di facile comprensione, registri di simulazione e applicazioni derivate da progetti reali. I lettori saranno in grado di affrontare la modellazione di checker complessi per la verifica funzionale e di modelli di copertura esaustivi per la copertura funzionale, riducendo così drasticamente i tempi di progettazione, debug e copertura.

Questa terza edizione aggiornata affronta l'ultimo set funzionale rilasciato in IEEE-1800 (2012) LRM, che include numerosi operatori e funzioni aggiuntive. Inoltre, molte delle spiegazioni relative alle asserzioni/operatori concorrenti sono state migliorate, con l'aggiunta di ulteriori esempi e figure.

- Copre interamente la sintassi e la semantica dell'ultimo LRM IEEE-1800 2012;

- Copre i linguaggi e le metodologie SystemVerilog Assertions e SystemVerilog Functional Coverage;

- Fornisce applicazioni pratiche del cosa, del come e del perché delle metodologie di Assertion Based Verification e Functional Coverage;

- Spiega ogni concetto in modo graduale e lo applica a un esempio pratico di vita reale;

- Include 6 LAB pratici che permettono ai lettori di mettere in pratica i concetti spiegati nel libro.